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半導體產業/電子科技(3)

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T O P I C R E V I E W
WingStar	Posted - 07/10/2026 : 15:54:15 前欄已滿 http://www.acewings.com/cobrachen/forum/topic.asp?TOPIC_ID=11888 換新討論
1 L A T E S T R E P L I E S (Newest First)
WingStar	Posted - 07/10/2026 : 15:56:35 https://www.eetimes.com/deep-uv-lithography-processing-the-best-kept-secret-of-euv-lithography/ 在半導體製造領域，DUV曝光技術常被視為落後於EUV的舊世代製程，然而高階晶片量產在物理特性上高度依賴這兩種技術的混合重組(Hybrid Lithography)，在現今3nm與2nm等先進製程節點中，單顆晶片需要經過數十道光罩堆疊層的處理，其中僅有少數關鍵臨界層(Critical Layers)使用高階EUV進行曝光，其餘70%至80%的非臨界層(Non-critical Layers)則全數交由DUV浸潤式(Immersion DUV)系統完成處理，這項混合分工是維繫晶圓廠總體吞吐量(Throughput)與控制單片生產成本的底層工業邏輯 DUV在先進製程中的核心角色不僅限於降低非臨界層的成本，更關鍵在於作為修補EUV曝光隨機缺陷(Stochastic Defects)的技術底座， EUV曝光因波長極短(13.5nm)，在高功率照射下易產生光子隨機散落現象(Photon Shot Noise)，導致微縮線路邊緣出現微觀下的嚴重凹凸不平，即線邊緣粗糙度(Line Edge Roughness，LER)，為解決此問題，利用DUV(193nm波長)進行特定深度的二次精準熱重組照射(Thermal Re-flow Exposure)，其運作原理是透過化學放大感光巨分子(Chemically Amplified Resists)內部的酸催化連鎖反應(Acid-catalyzed Reaction)，在特定的曝光後烘烤(Post-exposure Bake，PEB)溫度下，讓感光材料發生微幅的橫向物理熱流動，從而抹平EUV留下的LER缺陷，確保晶片在導電時不會發生局部漏電或短路，透過DUV後端高溫烘烤製程與特殊溶劑顯影(Developer)的跨階段優化，晶圓廠能精確控制晶片全域的關鍵尺寸均勻性(Critical Dimension Uniformity，CDU)，將製程變異控制在亞奈米(Sub-nanometer)級別，這是純靠EUV單獨曝光無法達到的物理良率指標 ASML於近期推動第一代高孔徑(High-NA)EUV曝光機投產時，多國研發中心發現其超高焦深(Depth of Focus)限制會顯著放大光子的隨機缺陷與盲孔(Missing Vias)比率，這迫使英特爾(Intel)與三星(Samsung)等大廠於2026年重新修訂工藝路線圖，在High-NA中額外塞入多道基於DUV的高階化學處理(Track)步驟，以強行補救前段曝光缺陷，隨著全球晶圓代工廠朝向2nm以下(如A16製程)挺進，純EUV/High-NA曝光的光罩成本正呈現指數型失控，半導體產業協會預估，透過極致開發DUV多重曝光(Multi-patterning)的修補極限，將可在2030年代中期前，將昂貴的EUV光罩使用總量限制在每片晶圓20道以下，從而為下一代AI算力晶片的商業化量產提供穩固的財務護城河

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