MDC第二論壇 - 半導體產業/電子科技(3)

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半導體產業/電子科技(3)

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WingStar
路人甲乙丙

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Posted - 07/10/2026 : 15:54:15

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http://www.acewings.com/cobrachen/forum/topic.asp?TOPIC_ID=11888

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WingStar
路人甲乙丙

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Posted - 07/10/2026 : 15:56:35

https://www.eetimes.com/deep-uv-lithography-processing-the-best-kept-secret-of-euv-lithography/
https://www.patsnap.com/resources/blog/articles/euv-mask-defect-inspection-drives-logic-chip-yield/
https://www.reuters.com/world/china/how-china-built-its-manhattan-project-rival-west-ai-chips-2025-12-17/
https://research.ibm.com/publications/through-pellicle-defect-inspection-of-euv-masks-using-an-arf-based-inspection-tool

極紫外光刻技術(EUV)被公認是突破次世代先進製程的終極關鍵，但在製程的光鮮光環背後，存在一個產業內最不為人知的秘密，EUV在量產實務上，
百分之百必須依賴深紫外光刻(Deep Ultraviolet，DUV)工藝的混合編排與暗中支撐，全球晶片代工在製造動輒包含上百層光罩(Mask)的先進人工智慧(AI)晶片時，
出於極高昂的營運成本與發光功率限制，EUV只會被高度精準地用在底層幾何尺寸最嚴苛的核心邏輯與關鍵接觸孔(Contact Holes)上，
而在晶片中上層的佈線、互連以及全新演進的背面供電網路(Backside Power Delivery Network，BSPDN)等輔助結構中，
使用氟化氪(KrF)、氟化氬(ArF)及氬高階浸潤式(ArF Immersion)等DUV設備列印的電路層數，在實務上比EUV多出2至3倍，這項嚴苛的分工事實，
讓DUV工藝成為維持高階晶圓廠每日晶圓吞吐量(Throughput)的隱形主力

其次，先進製程在日常維護與良率管理(Yield Management)上面臨的另一個核心結構性盲區，是光罩防塵薄膜(Pellicle)與缺陷檢測之間的波長失配(Wavelength Mismatch)瓶頸，
為了在13.5奈米(13.5nm)波長的極端真空曝光環境下，保護造價不菲的光罩免受錫液滴(Tin Debris)等碎屑污染，必須使用碳奈米管(Carbon Nanotubes，CNT)或半透明矽基薄膜進行覆蓋，
然而，現行高吞吐量的機台大多仍在使用193奈米(193nm)至257奈米(257nm)的傳統DUV光源，來執行透過薄膜式檢測(Through-Pellicle Inspection)，
檢測波長比實體曝光波長大整整14倍以上，這在光學物理上形成一個致命的偵測漏洞，
使得埋藏在鉬矽(Mo/Si)多層膜反射鏡結構內、小於60奈米(60nm)的半幅間距(Half-pitch)相位缺陷(Phase Defects)極難被精確識別，
大幅增加整條先進產線在實務量產時的崩潰與良率變異風險

最後，這項EUV與DUV必須混合並行的技術真實性，直接牽動西方陣營對反制關鍵技術外流的地緣政治戰略防線，各國政府與其關聯實體早已看穿EUV離不開DUV的硬體現實，
這正是為什麼在美、荷、日等國的聯合限制中，出口管制範圍除了全面嚴禁輸出極紫外光刻機，亦逐步向後延伸並收緊高階浸潤式DUV設備的跨境物流，為了突破地緣封鎖，
特定地區正嘗試在秘密實驗室中，利用極為粗暴的逆向工程(Reverse-Engineering)來拼裝機台，例如強行將舊款DUV的機身底座拆解、並拼裝上國產的替代光源，
試圖組裝出粗糙的工業級替代原型機，然而，西方智財權監控智庫與情報機構警告，
此類拼裝機台在維持臨界尺寸一致性(Critical Dimension Uniformity，CDU)、微秒級對準精度與商業規模化良率上存在不可逾越的技術壁壘，
西方陣營在高階邏輯與國防AI晶片的技術專利防線上，依然保有絕對的結構性領先

Edited by - WingStar on 09/06/2026 16:42:38

WingStar
路人甲乙丙

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Posted - 07/12/2026 : 09:54:08

https://www.eetimes.com/ai-energy-barrier-forces-system-technology-co-optimization/
https://finance.yahoo.com/sectors/technology/articles/energy-forcing-rethink-ai-chip-161812671.html
https://www.weforum.org/stories/artificial-intelligence/ai-is-hitting-a-wall-here-s-how-we-rethink-the-hardware-to-break-it/
https://www.etftrends.com/portfolio-strategies-content-hub/ai-next-bottleneck-chips-power-infrastructure/

這幾年全球都在瘋人工智慧(AI)，但大家可能沒注意到，AI發展正面臨一個巨大的物理限制，也就是能量障礙與記憶體牆(Memory Wall)，隨著大型語言模型(LLM)的規模與訓練資料量暴增，
傳統硬體架構在搬移資料時所產生的發熱與耗電，正以驚人的速度逼近極限，業界專家指出，AI運算撞牆的核心原因，在於大模型需要不斷在處理器與記憶體之間搬移龐大數據，
這導致晶片絕大部分的能量都浪費在資料傳輸的發熱上，如果再不回頭修改硬體架構，實體世界中的能源供應與電網容量，將成為卡死AI進展的最主要瓶頸

為了解決這個迫在眉睫的危機，半導體產業正從單純的晶片微縮，全面轉向系統技術協同優化(System-Technology Co-Optimization，STCO)的新思維，
全球晶片代工龍頭台積電(TSMC)業務開發資深副總經理張曉強(Kevin Zhang)在歐洲論壇上便明確指出，不論是智慧型手機還是高效能AI資料中心，
現在全球客戶最優先要求的改進早就不再是運算算力，而是能源效率，傳統單純依靠多擠入一些電晶體的做法，已經無法滿足AI耗電的需求，
因此，台積電正積極透過先進封裝(Advanced Packaging)、晶片堆疊(Chip Stacking)以及矽光子(Silicon Photonics/Photonics)技術，利用光學鏈結取代傳統電路來降低發熱，
根據台積電公布的技術規劃，預計在2028年左右推出的A14製程世代，將能比現行的N2(2奈米)製程成功降低30%的功耗，同時還能將運算效能提升20%以上

從整體供應鏈與基礎設施的角度來看，這場能量障礙也迫使雲端巨頭與晶片廠商必須全面重新思考部署戰略，英偉達(NVIDIA)執行長黃仁勳便曾直言，AI的下一個瓶頸不是晶片產能，
而是電力基礎設施，由於AI資料中心建置速度太快，導致傳統電網與高壓變壓器等電力設備的升級完全跟不上，
這也讓亞馬遜(Amazon)、微軟(Microsoft)、谷歌(Google)與Meta等積極開發自研AI晶片的科技廠商，正全面捲入一場能源搶奪戰，為了不讓昂貴的硬體因缺電而閒置，
跨國科技企業甚至被迫繞過進度落後的公共電網，直接投資清潔能源與核能發電廠來確保專用供電，這股由能量牆驅動的硬體重塑潮，正逼著整個科技產業與能源產業進行深度結盟，
未來誰能最先透過系統優化攻克省電大山，誰才能真正掌握下一階段的AI霸權

Edited by - WingStar on 09/16/2026 22:27:13

WingStar
路人甲乙丙

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Posted - 07/13/2026 : 21:35:04

https://www.eetimes.com/as-ai-moves-from-training-to-inference-optics-moves-closer-to-the-chip/
https://www.wsj.com/tech/ai/what-is-inference-explaining-the-massive-new-shift-in-ai-computing-ed65a2fe
https://www.qualcomm.com/news/releases/2026/09/qualcomm-announces-multi-generational-product-collaboration-with
https://tspasemiconductor.substack.com/p/beyond-the-transceiver-cioe-2026

人工智慧的運算重心正從模型訓練(Training)快速轉移到日常的推理(Inference)階段，這項重大的產業轉變正在全面改寫資料中心的硬體架構，相較於耗時數週的密集模型訓練，
推理運算非常講求即時反應的即時互動性，這讓過去習慣使用的銅線傳輸面臨嚴峻挑戰，更成為資料中心功耗與散熱的巨大瓶頸，為了打破資料傳輸的延遲卡關，
全球科技巨頭與半導體供應鏈紛紛動起來，將原本用於外部通訊的光學技術，直接往晶片核心甚至封裝內部推進，全面引爆晶片級光子技術革命

在這波光學技術接近晶片的浪潮中，產業界正依循3種不同的整合階段逐步演進，首先是近封裝光學(Near-Package Optics，NPO)，這項技術是將光學引擎與主晶片分開擺在同一個基板上，
接著是共同封裝光學(Co-Packaged Optics，CPO)，直接將光學引擎與專用積體電路(Application-Specific Integrated Circuit，ASIC)打包封裝在同一個晶片外殼內，
能把電訊號轉換成光訊號的移動距離縮到最短，提供更好的頻寬密度與能源效率，不過，光是共同封裝光學(CPO)對未來的極致運算需求來說依然不太夠，
微電子研究中心(imec)的學者更倡議要推動2.5D以及3D光學輸入/輸出(2.5D/3D Optical Input/Output，Optical I/O)技術，直接將光學互連堆疊在處理器晶圓之上，
縮短電路路徑，讓晶片內部核心能直接用光速進行通訊

各家大廠在技術規格與容量數據上的競逐，也證實這場推理基礎建設大升級的迫切性，高通(Qualcomm)官方已正式對外宣布與亞馬遜網路服務(Amazon Web Services，AWS)展開多世代合作，
聯手開發次世代推理專用晶片，並共同打造高達1.6T頻寬的高階光學連接解決方案，而在硬體通訊網路的部分，
當主機交換器晶片(Switch ASIC)的整體處理能力從102.4T、204.8T甚至一路翻倍衝向409.6T時，以往只需外插一片400G或800G光收發器模組的作法已不敷使用，
未來的單一機架或通道封裝內，可能就會塞滿16個3.2T的近封裝光學(NPO)引擎，或者由單個6.4T的光學引擎一口氣拉出64條數據通道，這種高密度、超大頻寬的數據吞吐量，
結合矽光子技術的多通道波長分集特性，將在兼顧低延遲與低功耗的優勢下，成為支撐下一代生成式AI與自主代理運算背後最重要的技術底牌

Edited by - WingStar on 09/16/2026 22:40:27

WingStar
路人甲乙丙

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Posted - 07/19/2026 : 21:01:51

https://www.eetimes.com/ai-data-centers-push-silicon-photonics-toward-300-mm-scale/
https://electronics360.globalspec.com/article/24014/umc-delivers-silicon-photonics-300-mm-wafer-in-mass-production
https://thedatacenterengineer.com/news/stmicroelectronics-ramps-300-mm-silicon-photonics-for-data-center-optical-interconnect/
https://biz.chosun.com/en/en-international/2026/07/30/GCUIVKWZUFATHH34SNQJ2X75XM/

人工智慧資料中心與超大型雲端業者(Hyperscalers)對算力的極致追求，正強烈推動矽光子(Silicon Photonics)晶片製造從傳統的8吋晶圓，全面跨入300mm(12吋)晶圓的超大尺度時代，
隨著AI叢集規模不斷膨脹，傳統銅線傳輸在頻寬與散熱上已逼近物理極限，讓光學互連(Optical Interconnect)成為資料中心不可或缺的解方，為了滿足鋪天蓋地的龐大市場需求，
晶片製造商必須克服過去量產規模不足與良率低落的瓶頸，改用300mm晶圓製程生產，不僅能引進最先進的半導體機台設備，更能提供極高的製程精確度，
帶來與傳統互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)製造相媲美的晶圓良率，成為矽光子技術真正實現商業化工業化的關鍵底牌

在300mm矽光子晶片製造的技術演進中，主被動光學元件的晶圓級整合與先進封裝是核心焦點，透過300mm的絕緣層上矽(Silicon-on-Insulator，SOI)晶圓平台，
產業界已能將馬赫-曾德爾調變器(Mach-Zehnder Modulator，MZM)、光電探測器(Photodetector)以及矽與氮化矽(Silicon Nitride，SiN)波導等元件，
以超高密度整合在單一晶片上，以技術規格來看，頂尖製程已能將矽與氮化矽波導的傳輸損耗，分別壓低至每公分0.4dB與0.5dB的優異水準，
此外，產業界正積極導入矽穿孔(Through-Silicon Via，TSV)技術的研發藍圖，透過這項縱向導通技術來大幅提升光學連接密度與系統整體的散熱效率，
進一步支持未來世代的近封裝光學(Near-Package Optics，NPO)與共同封裝光學(Co-Packaged Optics，CPO)架構，達成更深度的光電整合

全球半導體巨頭在量產數據與實務部署上的競逐，也充分證實300mm矽光子平台的爆發力，意法半導體(STMicroelectronics)已正式宣布將其基於矽光子技術的PIC100平台投入300mm量產，
該平台可全面支援800G與1.6T的光收發器模組，並在光纖通訊大會(OFC)上聯手Sicoya展示首款基於該平台、針對單通道200G(200Gbits/lane)應用的1.6T-DR8矽光子光收發器模組原型，
在客戶長期產能預約的強烈支撐下，該公司規劃在2027年前將產能擴大至現有的4倍以上，並於2028年持續擴產，
同時，台灣的晶圓代工大廠聯華電子(United Microelectronics Corporation，UMC)也成功在新加坡的300mm晶圓廠，為智聯科技(Silith)代工並量產高速矽光子晶片，
順利打入頂級雲端基礎建設用戶的實質部署，這波產能大升級，將在兼顧低延遲與高能源效率的優勢下，成為支撐次世代AI基礎設施最強大的硬體後盾

Edited by - WingStar on 09/16/2026 22:50:12

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Posted - 07/24/2026 : 21:29:12

https://www.eetimes.com/u-s-starts-genesis-mission-with-5b-for-first-projects/
https://www.npr.org/2026/08/19/nx-s1-5935542/trump-administration-launches-5b-ai-initiative-aimed-at-advancing-science
https://www.politico.com/news/2026/07/22/trump-administration-steers-5b-toward-ai-research-01007708
https://www.science.org/content/article/genesis-mission-department-energy-s-big-ai-push-unveils-first-grants
https://www.engadget.com/2221309/us-outlines-its-5-billion-genesis-mission-to-boost-science-with-ai/

美國政府已宣布一項預算50億美元的人工智慧(AI)計畫，名稱為創世紀任務(Genesis Mission)，這項計畫是2025年11月透過總統行政命令成立，目標是利用人工智慧推動科學發現，
白宮官員稱其為科學黃金時代，整個計畫由美國能源部主導，並集結國家衛生研究院(NIH)、國家科學基金會(NSF)、國家航空暨太空總署(NASA)等至少15個聯邦機構共同參與

該計畫目前已資助將近300項研究計畫，研發重點是解決國家科學與技術挑戰(National Science and Technology Challenges)，這些計畫涵蓋的領域包括，
尋找慢性疾病根源的健康照護、擴大電網的能源基礎建設、生物威脅早期偵測與歸因的國防、微電子學(Microelectronics)、生物學、武器、太空與天文學、自主實驗室(Autonomous Laboratories)、量子計算(Quantum Computing)、材料創造以及模擬生命系統，
例如，耶魯大學(Yale University)的合成生物學家獲得此計畫資助，正開發人工智慧演算法來設計合成基因組，用於改良農業、工業生物技術或開發醫藥

在民間合作方面，微軟(Microsoft)配合該計畫成立名為科學夥伴關係促進研究與知識(Scientific Partnership Advancing Research & Knowledge，SPARK)的計畫辦公室來協調研究，
並提供雲端計算與人工智慧信用額度，歷史學家批評，這項計畫的語言高度強調經濟競爭力與利潤，且在整份政府報告中，人工智慧被提及超過100次，卻完全沒有出現氣候(Climate)這個單字

Edited by - WingStar on 09/16/2026 23:08:18

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Posted - 07/25/2026 : 20:17:37

https://www.eetimes.com/uma-the-architecture-edge-ai-needs-to-scale/

隨著邊緣AI裝置的需求暴增，傳統將CPU、GPU和NPU記憶體分開的非統一記憶體架構(NUMA)，已經讓裝置面臨嚴重的技術瓶頸，
因為各晶片之間需要不斷複製和傳輸資料，這不僅造成嚴重的傳輸延遲，更導致裝置大幅耗電和嚴重發熱，卡住邊緣AI的規模化發展

為了解決這個痛點，統一記憶體架構(UMA)成了目前最關鍵的技術解方，UMA透過讓晶片們直接共享同一個記憶體空間，省去資料搬移的繁瑣過程，
這樣一來，NPU就能以極高的頻寬和極低的延遲直接讀取數據，同時大幅降低功耗，滿足邊緣AI所需的即時運算能力

目前晶片業界的主流(像是高通的Snapdragon平台或蘋果的M系列晶片)都已經大力採用這項技術，未來邊緣AI要全面普及到日常裝置(例如手機、筆電和物聯網設備)，
UMA架構的優化程度和軟硬體生態系的整合速度，將會是決定勝負的核心關鍵

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Posted - 07/25/2026 : 20:21:50

https://www.eetimes.com/how-quantum-computing-earns-its-place-in-the-data-center/

隨著傳統算力遇到瓶頸，量子計算正加速從實驗室走進商業資料中心，目前企業主要透過2種方式導入，第一種是在自家資料中心直接建造低溫量子基礎設施，
第二種則是透過進駐專業的第三方託管機房，不論哪種模式，核心目的都是為了把量子算力搬到離傳統數據最近的地方，以大幅提升資料處理的效率

為了讓資料中心能夠大規模部署，量子晶片必須適應現有的IT環境，目前業界正在努力推動硬體標準化，目標是讓複雜的量子冷卻系統和控制元件，
能夠直接塞進傳統資料中心的標準機架(Standard Rack)裡，這種硬體外觀與規格的瘦身，是量子計算能不能在商業市場順利規模化的關鍵

未來的商業主流絕對不是純量子運算，而是經典與量子的混合式異構運算(Hybrid Computing)，資料中心必須透過軟體，將傳統的CPU、GPU與新加入的量子處理器(QPU)完美融合，
讓它們各司其職，誰能率先建立起這種混合運算的軟體生態系，誰就能在未來的超級算力市場中贏得勝利

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Posted - 08/08/2026 : 20:58:01

https://www.eetimes.com/stmicroelectronics-bets-on-hardware-based-post-quantum-cryptography-with-st54m/

意法半導體推出代號為ST54M的硬體安全晶片，專為智慧型手機、穿戴式設備以及行動裝置提供後量子加密防禦，
該產品旨在保護裝置免受未來量子電腦技術對現行加密網路所帶來的解密威脅

該晶片的關鍵技術在於將嵌入式安全元件(eSE)與近場無線通訊(NFC)控制器整合至單一晶片中，
軟體層面則導入美國國家標準暨技術研究院(NIST)核准的ML-KEM與ML-DSA加密演算法，具備硬體級的抗量子計算攻擊能力

此硬體架構的目的在於取代傳統純軟體加密元件，用以提升數位車鑰匙、行動支付、身分驗證以及電信eSIM的資安防護水準，
該產品目前已進入量產與商業化部署階段，藉此建立新一代消費性電子的硬體信任

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Posted - 08/13/2026 : 22:21:45

https://www.realcleardefense.com/articles/2026/08/13/the_us_needs_both_domestic_and_space-based_semiconductors_1200013.html

從半導體晶體生長(Crystal Growth)的物理特性來看，美國推動晶片法案建立本土陸基晶圓廠，只能解決供應鏈斷鏈的量產風險，
卻無法突破地球重力對次世代晶片造成的材料瓶頸，陸基製造在熔融與冷卻過程中，會因為重力引發嚴重的熱對流(Thermal Convection)與沉澱效應，
導致晶格出現微小缺陷(Defects)與不均勻摻雜，這在半導體專家眼中，是限制國防晶片達到極致效能的隱形天花板，而太空的微重力(Microgravity)環境，
恰好能徹底消除對流與浮力，讓材料能完美流動，從根本上杜絕缺陷，打造出超越地球物理限制的超高純度晶片

太空具備2個地球上要花費巨資才能模擬的天然半導體加工廠優勢，即微重力與高真空，傳統晶圓廠為了維持無塵室的極致真空與潔淨度，必須消耗龐大的能源與設備維護代價，
而在低地球軌道(LEO)或太空站中，高真空環境是伸手可得的天然資源，專家分析，未來的太空晶圓廠將全面走入無人自動化(Lethal Autonomy概念的跨界延伸)，
這不僅大幅降低人類進入太空的人力成本，更能避免操作人員帶來的微塵污染，透過軌道上的自動化晶圓加工，美國可望為其最核心的國防航太與AI基礎設施，
穩定提供極高抗輻射(Radiation-Hardened)且長壽命的頂級晶片

從美國國防部的宏觀戰略來看，當大陸與其他潛在對手在陸基半導體製程上緊追不捨、甚至可能透過逆向工程縮小技術差距時，太空製造就成了美軍拉開代差的終極防線，
太空半導體不僅是商業投資，更是國家安全的戰略延伸，其生產的晶片將直接用於下一代電子戰系統、高超音速武器導引、以及太空軌道防禦網絡，
透過建立本土與太空雙軌並行的半導體生態系，美國試圖在製程技術上確立一道對手在未來數十年間都無法跨越的物理與地緣戰略護城河，
確保美軍在極端衝突中的絕對科技優勢

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Posted - 08/15/2026 : 16:36:56

https://www.eetimes.com/chiplet-architectures-as-a-practical-path-to-scalable-automotive-compute/

隨著車載電子系統加速朝向集中式區域架構轉型，傳統分散的電子控制單元(ECU)正被中央處理器取代，以支援軟體定義汽車(software‑defined vehicles，SDV)的發展，
然而這種轉變讓車載晶片遭遇嚴重的設計瓶頸，隨着AI運算與感測器資料處理的需求暴增，傳統單晶片的擴充速度已無法追上需求，
且車載環境對功耗、成本與可靠度的嚴格限制依然沒有改變，小晶片架構已成為汽車產業解決單晶片設計困難的解決方案，
能在不破壞成本效益的前提下，實現靈活的車載運算擴充

小晶片技術的優勢在於將複雜的處理器功能拆解成多個獨立的微小裸晶，並將其整合在單一封裝內，這套作法能提升大尺寸裸晶的成本效益，
特別是當裸晶面積超過200平方毫米時，能藉此大幅改善製造良率並壓低成本，同時設計人員可以單獨升級AI運算或圖形處理區塊，
允許不同功能的裸晶各自採用最適合且最經濟的半導體製程節點，這種設計支援硬體的漸進式升級，能最大程度保護車廠過去在軟體上的龐大投資，
避免因硬體大改而導致軟體架構流於碎片化

WingStar
路人甲乙丙

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Posted - 08/29/2026 : 15:27:03

https://www.eetimes.com/when-interoperability-becomes-infrastructure/
https://csa-iot.org/newsroom/matter-1-6-enables-more-intuitive-setup-multi-ecosystem-experiences-and-context-driven-control/
https://community.home-assistant.io/t/matter-thread-onboarding-and-stability-issues-observations-from-real-world-home-network-environments/1015504
https://striderintel.com/tag/academia/
https://metadeskglobal.com/iot-product-lifecycle-after-hardware-ships/
https://www.mckinsey.com/industries/infrastructure/our-insights/the-infrastructure-moment

隨著智慧家庭與物聯網(Internet of Things，IoT)裝置的部署規模擴大，硬體製造商正迎來一個全新的轉折點，連網產品的真正價值與挑戰在硬體出貨(Hardware Ships)之後才真正開始，
分析指出，許多研發團隊在產品上市前投入大量資源進行電路板與韌體開發，卻低估部署後的可見性(Visibility)，在全新演進的Matter 1.6協定架構下，
去中心化的本地控制(Local Control)與多管理域網路行政管理雖然保護隱私，但也導致製造商難以像過去一樣直接從遠端監控裝置的連線健康度與運作邊界

其次，為了緩解產品部署後的可見性鴻溝，Matter 1.6標準提供更彈性的核心增強功能，包含透過標準化的安全感測器事件歷史記錄(Security Sensor Event History)回傳即時狀態，
在真實世界的多編織網(Multi-Fabric)或複雜網路環境中，裝置經常因為多播DNS(mDNS)服務探索失效或虛擬區域網路(VLAN)隔離，導致在配對階段逾時或無預警斷線，
製造商必須從第一天就導入完善的機隊管理(Fleet Management)平台，並建置可靠的空中下載(Over-the-Air，OTA)韌體更新基礎設施，唯有透過安全的修補程式遠端布署，
才能在用戶遭遇連線故障前主動排除雜訊，確保整體機隊的健康度與運作順暢

最後，從數位基礎設施(Digital Infrastructure)與關鍵產業供應鏈的防禦戰略來看，出貨端點的安全可見性更直接關乎到國家整體的經濟安全防線，
當前跨國資安威脅與地緣政治衝突日益升高，敵對勢力常利用物聯網設備布署後的安全盲區進行跳板式的網路滲透與分散式拒絕服務攻擊，
如果製造商在硬體出貨後就對設備的內部運作失去可見性，將無法在面臨核心關鍵智財權流失或網路資訊戰時，提供即時的安全防護與阻斷

Edited by - WingStar on 09/06/2026 16:16:39

小毛
我是老鳥

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Posted - 09/01/2026 : 09:02:51

SiC或許是GaN之後另一個重點路線........

https://money.udn.com/money/story/5612/9726223?from=edn_newest_index
廣運攜盛新材料攻碳化矽秀國產長晶爐製12吋碳化矽晶球
廣運集團暨盛新材料董事長謝明凱表示，先進材料的掌握度，決定了台灣在全球終端產品的競爭力。過去，高階碳化矽基板高度仰賴國際大廠，如今，盛新材料不僅透過集團自製設備成功挑戰12吋晶球極限，更率先突破P型基板的長晶技術壁壘。這不只是盛新材料的一小步，更是台灣寬能隙半導體產業實現「設備國產化、材料自主化」的一大步。我們將持續做為全球客戶最堅實的後盾，攜手迎戰AI與高壓綠能時代的挑戰。

隨著全球電動車滲透率提升、次世代通訊與低軌衛星基礎建設普及、與AI數據中心擴張，市場對高功率、高頻通訊、與高散熱需求呈現爆發性成長，同時具備上述三大特性的寬能矽半導體材料碳化矽(SiC)目前需求攀升。然而，碳化矽晶體製備難度與產能瓶頸一直是限制其發展的痛點，尤其在中國與美國兩大勢力壟斷之下的發展。

為打破全球供應鏈侷限，本土自主研發、全自製碳化矽上游材料領導廠商—盛新材料搭配母公司廣運機械的自主研發長晶爐設備，將於今年Semicon Taiwan 2026國際半導體展與廣運集團盛大亮相其最新研發的碳化矽晶錠與基板全新產品，憑藉卓越的品質管控，盛新材料致力於為下游客戶提供最優質的上游材料，大幅推進車用功率元件、次世代通訊與低軌衛星基礎設施所需元件的量產時程。做為國內首家發表8吋導電型與半絕緣型碳化矽上游材料領導廠商，盛新材料今年將再次突破技術門檻，為亞洲自主供應鏈立下兩大全新里程碑。

今年展會中，盛新材料將震撼展出國內首顆以「自製國產長晶爐設備」製備的12吋碳化矽晶球，展現台灣在先進材料與自製設備上的強大整合力；此外，更將在台首次展示技術門檻極高的「P型碳化矽基板」，這項突破性產品專為智慧電網、軌道交通所需之6.5~10kV以上的SiC IGBT超高壓功率元件而生；同時結合碳化矽材料絕佳的導熱特性，盛新材料將為AI時代的高效散熱需求與次世代超高壓基礎設施，提供完整的解決方案。

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Posted - 09/06/2026 : 15:37:42

https://www.eetimes.com/100010464/
https://www.allaboutcircuits.com/industry-white-papers/improving-server-and-industrial-power-supplies-with-sic-jfets/
https://eepower.com/technical-articles/inside-the-silicon-carbide-jfet-specs-stability-and-the-new-performance-frontier/
https://www.powerelectronicsnews.com/silicon-carbide-sic-fets-advance-power-electronics/

人工智慧(AI)資料中心與高階工業電力基礎建設的功耗因運算量暴增而急遽攀升，正推動全球伺服器電源供應器(Power Supply Unit，PSU)轉向更高效能的晶片架構演進，
根據國際能源署(IEA)與頂尖半導體科技媒體的研究報告指出，傳統矽基功率元件在面對當前機櫃極致的功率密度(Power Density)與切換頻率時，已達到物理極限，為了克服這項瓶頸，
結合低壓矽質金氧半場效電晶體(Silicon MOSFET)與碳化矽接面場效電晶體(SiC JFET)的新型碳化矽級聯接面場效電晶體(SiC Cascode JFET，SiC CJFET)架構正式脫穎而出，
不僅達成導通狀態為常斷型(Normally-off)的防護設計，更在關鍵的交流轉直流(AC-DC)與直流轉直流(DC-DC)電力轉換階段，大幅降低能源切換損耗，
成為提升整體電力轉換效率(Power Efficiency)的新技術標竿

其次，SiC JFET具備獨特的體導通(Bulk Conduction)機制且不含閘極氧化層(Gate Oxide)，使其在元件單位面積上能展現極低的特定導通電阻(RDS(on))，
這種優異的物理特性移除了傳統元件的本質體二極體(Body Diode)，徹底消成反向恢復電荷(Reverse-Recovery Charge)帶來的切換應力與能量損耗，
非常適合應用於高速運算環境的熱插拔(Hot-Swap)與電力防護電路中，同時，在全新800V的高效能中介匯流排架構(Intermediate Bus Architecture，IBC)中，
該元件卓越的線性模式能力(Linear-mode Capability)能有效抑制系統啟動時的突波電流(Inrush Current)，
將過往容易因電壓不穩而燒毀昂貴繪圖處理器(Graphics Processing Unit，GPU)的風險降至最低

最後，在軍工航太與全球能源網路互聯的剛性防衛需求下，具備高魯棒性(Robustness)的SiC功率半導體已成為固態斷路器(Solid-State Circuit Breaker，SSCB)的核心驅動引擎，
傳統機械式斷路器在遭遇電網異常短路時，往往需要超過10毫秒(ms)的反應時間，且極易產生實體電弧破壞，而以SiC JFET組建的固態配電架構，能在小於5微秒(µs)的極短時間內切斷故障電流，
為後端高階電網與敏感雷達通訊設備提供微秒級的短路防禦能力，此外，其高溫穩定性與寬廣的安全工作區(Safe Operating Area，SOA)使系統無須依賴外掛的外部溫度感測器，
能直接透過閘源極電壓(VGS)進行精確的晶片接面溫度量測，大幅精簡極端地緣衝突環境下的硬體維護成本

Edited by - WingStar on 09/06/2026 16:00:05

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Posted - 09/06/2026 : 16:08:31

https://www.eetimes.com/microscale-power-management-starts-with-microflow-heat-measurement/
https://www.nature.com/articles/s41378-023-00525-z
https://www.research-collection.ethz.ch/bitstreams/85b38b49-78f4-4b1c-878b-7248569dd563/download
https://www.linkedin.com/in/qiushu-chen-07b66592
https://www.cell.com/biophysj/pdf/S0006-3495(21)01667-2.pdf

人工智慧(AI)晶片與高密度微處理器因運算效能飆升而面臨嚴苛的散熱極限，正推動全球電子與運算架構轉向晶片內部冷卻，而微尺度功率管理始於微流熱測量已成為打破晶片熱障壁的核心關鍵
研究指出，傳統外掛散熱片已無法即時排散高頻運算產生的局部熱點，為了解決這項瓶頸，微流熱測量(Microfluidic Calorimetry)技術被全面導入功率管理中，
其技術本質是直接在微流體平台(Microfluidic Platforms)的流道上方整合熱通量感測器(Heat Flux Sensor)，精確捕捉通道內微小的熱功率與放熱反應(Exothermic Reactions)變化，
達成無須修改分析物且具備高空間解析度的即時熱量監測

其次，微流熱測量技術能將微觀熱源精準量化，是實現微尺度邊緣功率優化的系統基礎，在微流體晶片系統中，所有生物或化學反應轉化出的微小電力與廢熱，
都能透過差量補償(Differential Compensation)方法進行熱功率量測，進而大幅降低外部環境的熱波動與流速干擾，
在實驗中，研究團隊利用聚二甲基矽氧烷(Polydimethylsiloxane，PDMS)材質打造出具備46微升(µl)微流道的流動型(Flow-through)晶片，
並透過集中參數模型(Lumped Element Model，LEM)與化學反應進行熱傳導(Thermal Conduction)與流體對流(Convection)損失的系統校正，這種微秒(µs)級的動態熱量量測能力，
能讓後端功率管理整合晶片(Power Management Integrated Circuit，PMIC)精確識別即時熱訊號，引導冷卻液完成主動散熱，最大化系統的能源使用效率(Power Efficiency)

最後，在軍事國防、前線雷達通訊等剛性需求下，微流熱測量更被視為鞏微戰略晶片自主權與藥物開發的關鍵防衛技術，在美國國防高等研究計劃署(DARPA)資助的相關技術研發中，
微流熱測量系統展現出極低的偵測極限(Limit of Detection，LOD)與出色的感測器解析度(Sensor Resolution)，能被廣泛擴充至現行的晶片實驗室(Lab-on-a-Chip)平台，
在戰場電子戰與低軌衛星等充滿敵意的高能輻射(Radiation)與高溫環境中，該技術能確保機載高性能雷達與邊緣運算晶片，在不到一奈升(nL)的微小液滴或高流速環境下，
仍能維持高速的動態熱補償

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Posted - 09/06/2026 : 16:30:05

https://semiengineering.com/the-sub-2nm-paradox/
https://semiengineering.com/why-move-to-2nm/
https://semiwiki.com/semiconductor-manufacturers/tsmc/367081-global-2nm-supply-crunch-tsmc-leads-as-intel-18a-samsung-and-rapidus-race-to-compete/
https://semiengineering.com/challenges-in-scaling-chips-to-2nm-and-below/
https://www.semiconductor-digest.com/the-2nm-race-begins-foundries-battle-for-ai-and-hpc-leadership/
https://semiengineering.com/ai-is-forcing-data-centers-to-rethink-trust/

隨著晶圓代工廠商將環繞閘極(Gate-All-Around，GAA)電晶體技術帶入量產，2奈米以下悖論(The Sub-2nm Paradox)正重塑全球最先進晶片的設計、製造與地緣經濟學格局，
專題報告指出，微縮技術跨入2奈米(2nm)節點以下時，晶片產業正面臨物理極限與製程偏差(Process Variation)的劇烈挑戰，在底層結構中，
由於金屬導線極度細微化導致電阻電容延遲(RC Delay)大幅增加，且靜態隨機存取記憶體(Static Random-Access Memory，SRAM)的微縮速度嚴重落後於數位邏輯電路，
這項物理天花板迫使先進節點的研發重心，從過去盲目追求提高每平方公釐的電晶體密度，全面轉向加快資料移動效率與提升整體轉換效能的異質整合

其次，2奈米以下技術的極端資本強度(Capital Intensity)，與人工智慧(AI)晶片爆發的需求之間，存在著嚴重的成本與量產規模悖論，
當前不論是英特爾(Intel)結合背面供電網路(Backside Power Delivery Network，BSPDN)技術的Intel 18A製程、三星(Samsung)的SF2製程，
還是台積電(TSMC)已被高階客戶搶購一空的N2製程，建置與研發成本皆是天文數字，單一2奈米晶片的開發成本動輒突破1億美元，
如果沒有智慧型手機與大型雲端高效能運算(High-Performance Computing，HPC)巨頭排山倒海的民用市場出貨量來分攤，單憑國防與軍工應用較小的採購規模，
根本無法獨力支撐先進產線，這造成各國政府寄予厚望的戰略安全算力，在經濟學上必須完全綑綁於商業科技市場的繁榮

最後，美、日、歐等國基於科技主權與降低台海地緣政治風險，極力強制產能外移，卻反向稀釋台灣本土的半導體矽盾防禦力，構成第三層悖論，
儘管台積電透過調高資本支出(CAPEX)死守最核心的技術研發，但隨著台積電在海外晶圓廠開出先進產能，加上日本政府大力扶植預計於2027年量產2奈米的Rapidus，
西方陣營對台灣實體晶圓廠非贏不可的結構性依賴在幾年內將被部分滿足，當海外供應鏈能夠獨立供應絕大多數國防軍工與頂尖資料中心所需的晶片槽位(Wafer Slots)時，
原本用來嚇阻衝突、綁定盟友安全的防衛韌性反而面臨弱化，形成安全防線向外擴散的兩難

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Posted - 09/06/2026 : 17:07:26

https://semiengineering.com/defect-prediction-in-optical-lithography-euvl-and-nil-national-taiwan-university/
https://bits-chips.com/article/nanoimprint-lithography-wont-compete-with-euv-anytime-soon/
https://www.researchgate.net/publication/398877096_Current_Status_and_Trends_in_EUV_and_NIL_Lithography_Process_Development
https://resources.sw.siemens.com/en-US/technical-paper-guided-random-synthetic-layout-generation-and-machine-learning-based-defect/

隨著半導體製程跨入先進微縮節點，晶圓圖案轉印技術正同時在光學微影、極紫外光微影與奈米壓印微影三大領域並行演進，而缺陷預測(Defect Prediction)已成為維持先進晶片良率的最核心戰場，
根據國立臺灣大學(NTU)研究團隊發表的技術論文指出，傳統由解析度增強技術(RET)與光學鄰近效應修正(OPC)主導的幾何驅動修正邏輯，在面對實體極限時已完全不夠用，
現代晶圓代工廠必須全面將製程導入結合物理建模(Physics-Based)與資料驅動(Data-Driven)的機器學習(Machine Learning，ML)混合預測架構，將缺陷控制從事後攔截升級為事前精準預測

其次，這3種微影技術的物理機制不同，其缺陷預測模型的建構核心也存在差異，極紫外光微影(EUVL)模型須拆解隨機光阻效應、光子數量有限導致的隨機變異及光罩三維效應，
而屬於實體接觸式複製的奈米壓印微影(NIL)，其預測則轉向模擬光阻填充、殘留層厚度變異、模具互動、黏彈性變形與脫模撕裂，為在開發初期加速優化，
工程師利用引導式隨機合成佈局生成技術施加最小設計規則限制並結合機器學習進行熱點偵測，在缺陷預測上取得高精確度表現

最後，這項預測技術直接影響新型製程的戰略地位，Canon雖推出NIL設備宣稱能以低成本生產5奈米晶片，但產業分析指出其面臨嚴苛限制，因壓印需實體接觸，
模板結構易受機械應力破壞與產生微粒，壽命僅約50片晶圓，加上疊對誤差高、產能落後且缺乏成熟生態系，NIL短期內無法與EUV競爭

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Posted - 09/16/2026 : 22:17:54

https://www.surrey.ac.uk/news/superfluid-based-qubit-design-could-be-key-scaling-quantum-computers
https://www.realclearscience.com/2026/09/14/superfluid_helium_could_scale_quantum_computers_1205802.html
https://quantumcomputingreport.com/eeroq-validates-cmos-controlled-electron-shuttling-on-superfluid-helium-for-all-to-all-qubit-routing/
https://www.cfr.org/task-force-reports/us-economic-security

現行量子電腦(Quantum Computers)最頂尖的設計之一是採用超導電路(Superconducting Circuits)，但這類元件極易受到外界電磁雜訊與雜散電荷的干擾，
就像靜電會讓頭髮黏在氣球上一樣，微小的干擾就會破壞量子資訊並引發運算錯誤，為了解決這個硬體規模化的擴展瓶頸，
英國薩里大學(University of Surrey)研究團隊開發出一種名為超流體氦振盪器量子(Superfluid Helium Oscillator Quantum，SHOQ)的微流體裝置設計，
該技術利用超流體氦3(Superfluid Helium-3)在極低溫下完全無摩擦流動且不帶電的物理特性，能為量子位元(Qubit)隔絕外部雜訊，
理論上能將系統運算錯誤率大幅降低100倍，為更穩定、可擴展的量子硬體架構開闢全新路徑

這項微流體晶片設計在實際應用上，能與美國量子硬體開發商EeroQ的實驗成果完美呼應，EeroQ在其最新的神奇湖晶片堆疊(Wonder Lake chip stack)架構中，
成功驗證利用商業標準的互補式金屬氧化物半導體(CMOS)控制技術，在超流體氦表面上進行電子的長距離梭動(Electron Shuttling)，
該實驗透過一組電荷耦合元件(CCD)架構，僅用14條控制線路就能精準操控128個通道，成功達成超過10⁹(10億)次循環且完全零電荷損失(Zero Charge Loss)的無損傳輸紀錄，
這項進展不僅簡化拓撲錯誤修正的佈線需求，更實現量子電腦夢寐以求的全對全量子位元路由(All-to-All Qubit Routing)，證明超流體氦晶片在工程上極具量產放大潛力

這類量子底層技術的突破具有決定性的影響力，美國外交關係協會(CFR)在美國經濟安全：贏得未來技術競賽特設小組報告中明確指出，
量子運算(包含運算、感測與通訊)已與人工智慧(AI)、生物技術並列為維繫國家經濟安全與長期競爭力的三大奠基型科技(Foundational Technologies)，
由於目前這些關鍵供應鏈面臨過度集中的地緣風險，且策略性領域投資仍顯不足，這類能顯著降低錯誤率且相容於現行半導體CMOS製程的超流體技術，
將成為各國在爭奪全球科技主導權與確保國防、能源安全時的關鍵籌碼

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Posted - 09/21/2026 : 19:46:01

https://www.miragenews.com/maynooth-univ-creates-world-first-dna-computer-1745431/
https://www.realclearscience.com/2026/09/17/researchers_create_world-first_dna_computer_1206594.html
https://interestingengineering.com/science/first-of-its-kind-dna-computer-solves-complex-math-without-wires-or-continuous-power
https://www.spiedigitallibrary.org/conference-proceedings-of-spie/13055/130550K/Operationalize-DNA-technology-for-US-defense/10.1117/12.3013673.full
https://www.eurekalert.org/news-releases/1143967

愛爾蘭梅努斯大學哈密爾頓研究所團隊在自然期刊發表全球首創的支架式DNA電腦(SDC)，該系統不依賴電子微晶片與持續供電，而是將溶解於鹽水滴中的微小DNA鏈群體，
透過微量初始熱能觸發，依據熱力學定律自組裝來解出演算法答案，技術上運用DNA 摺紙術，結合長支架鏈與數百條短釘鏈，利用A、T、C、G鹼基對進行資訊處理，
基準測試顯示其成功執行10種分子程式，完成100位元複雜算術(含2組25位元數字相加)，並在試管中穩定重複執行25次，此外，該技術在美國國防部等軍事密碼學領域亦具價值，
其流程包含編碼、透過雜交進行核心處理，以及利用定序儀萃取資料，藉由超高密度平行計算特性，理論上能破解如DES等加密法，具備戰略意義

pcgamer
我是老鳥

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Posted - 09/23/2026 : 19:49:09

這真的是國安危機！！！
https://tw.news.yahoo.com/94-%E6%9C%83%E5%93%A1%E6%8C%BA%E7%BD%B7%E5%B7%A5-%E4%B9%96%E4%B9%96%E5%B7%A5%E6%9C%83%E5%82%99%E6%88%B0%E6%8A%97%E7%88%AD-%E6%A1%83%E5%9C%92%E5%90%84%E5%9C%B0%E5%B0%87%E6%93%BA%E6%94%A4%E7%BE%A9%E8%B3%A3%E5%8B%9F%E9%9B%86%E8%B3%87%E9%87%91-131317263.html
94%會員挺罷工！乖乖工會備戰抗爭　桃園各地將擺攤義賣募集資金

這萬萬不可，不管勞方要啥，資方通通答應就對了，剩下的全轉嫁給半導體業者就行了！！

WingStar
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Posted - 10/11/2026 : 21:41:04

https://www.eetimes.com/tsmcs-3-nm-ramp-looks-different-in-historical-context/
https://asiaai.fyi/tsmc-n3e-ramp-3nm-yields/
https://investor.tsmc.com/static/annualReports/2024/english/pdf/2024_tsmc_ar_e_ch5.pdf
https://www.techtimes.com/articles/323627/20260808/tsmc-accelerates-3nm-output-months-early-14nm-factory-beats-schedule.htm

根據EE Times與Tech Times等媒體的報導指出，台灣積體電路製造股份有限公司(TSMC，台積電)的3nm製程技術(N3B/N3E)正在加速產能爬坡(Ramp)，回顧其發展過程，
台積電最初的3奈米節點(N3B)曾面臨高成本與低良率(Yield)的硬體挑戰，導致當時的市場採用率相對受限，
然而，隨著台積電推出在功耗、效能與晶片面積(Power, Performance, and Area，PPA)表現更佳的改良版N3E製程，不僅在2024年實現量產，更迎來了強勁的客戶採用潮，
此外，台積電亦規劃於2024年底推出更具成本效益的優化版本N3P製程，進一步鞏固其在晶圓代工(Foundry)市場的領先地位

這波由輝達(Nvidia)、超微(AMD)與博通(Broadcom)等大廠因AI晶片與主晶片所帶來的龐大訂單壓力，正驅使台積電將整條生產路線圖(Roadmap)推向最高速，在2026年上半年，
台積電的3nm製程晶圓每月投片量(Wafer Starts Monthly)約為15萬片，為了在不等待新廠房完工的狀況下擴大產能，台積電透過將台灣現有的5nm設備改裝並轉換為3nm產線，
由於兩者皆採用鰭式場效電晶體(FinFET)架構並依賴極紫外光(EUV)微影工具，此製程改裝期約需6到12個月，這項調度使得台積電3nm晶圓月產能預計在2026年第4季初即可提前達到18萬片，
比原定時程縮短2至3個月

與此同時，台積電亦在同步推進更新世代的先進製程技術，其2nm製程節點在2026年底的月投片量預計將接近10萬片，並已於新竹與高雄兩地共配置5座晶圓廠(Fabs)投入生產，
2nm是台積電首次導入環繞閘極(Gate-All-Around，GAA)奈米片(Nanosheet)結構的節點，相較於3nm可降低高達30%的功耗或提升15%的效能，更具指標性的是，
台積電位於台中、總投資額達490億美元的1.4nm(A14)晶圓廠(Fab 25)建置進度已全面超前，第一棟建物預計在2027年4月前完工，在技術策略上，
台積電公開證實1.4nm製程將跳過每台造價3.8億美元的高數值孔徑極紫外光微影系統(High-NA EUV)，而是沿用現有的標準型極紫外光(Standard EUV)工具透過多重曝光(Multi-patterning)技術推進，
此舉成功消除高昂的設備溢價負擔，相較於在14A製程初期即採用High-NA EUV的英特爾(Intel)，以及目標定在2029年推出1.4奈米的三星電子(Samsung SF1.4)，
台積電在埃米世代(Angstrom Era)的成本與時間優勢正進一步擴大

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Posted - 10/11/2026 : 21:49:57

https://www.edn.com/the-truth-about-smics-7-nm-chip-fabrication-ordeal/
https://www.asiafinancial.com/four-of-five-huawei-ai-chips-defective-as-us-sanctions-bite
https://www.eetimes.com/how-china-struggles-to-reach-wfe-self-sufficiency/

根據EDN、Asia Financial及EE Times的報導指出，中芯國際(SMIC)在遭到美國禁令封鎖、無法取得極紫外光微影技術(EUV)的情況下強行推進7nm製程，正遭遇嚴重的低良率與製程缺陷考驗，
由於無法向荷蘭艾司摩爾(ASML)採購EUV機台，中芯被迫使用深紫外光(DUV)微影設備以多重曝光(Multi-patterning)技術進行加工，導致整個流程的複雜度與缺陷率大幅增加

這種缺乏先進工具的多重曝光製程，在硬體上帶來極高的工程技術瓶頸，根據市場研究機構TrendForce引述ASML的數據對比，傳統上使用EUV機台生產7nm晶片只需要9個步驟，但若改用DUV工具，
相同的過程則需要耗費34個步驟，製程工序步驟的大幅增加，直接導致更高的缺陷率與設備故障，根據行業觀察，中芯目前的7nm晶圓良率(Yield)估計僅在15%到20%的範圍內，
以中芯為華為(Huawei)代工的昇騰910B(Ascend 910B)AI晶片為例，這等於每5顆晶片中就有4顆是存在重大缺陷的壞片，進而使其製造成本高達台積電(TSMC)同等級7nm晶片市場價格的10倍

除了曝光技術引發的本質缺陷外，售後維護制裁更進一步打擊其產線穩定度，EE Times報導指出，由於美國出口管制，
美國晶圓廠設備(Wafer Fabrication Equipment，WFE)廠商被禁止向大陸提供維護服務與零組件更換，中芯的內部團隊在缺乏原廠技術支援下自行進行常態保養，曾在年度維護時發生操作意外，
導致製程精度劣化並引發良率劇烈波動，中芯共同執行長趙海軍也在財報會議中公開證實，公司雖提前採購部分關鍵設備，但因缺乏相對應的支持性設備(Supporting Equipment)，
導致這批工具無法在2026年內組成產線、只能被迫閒置，專家預估，雖然大陸正試圖提升本土設備採購比率，但由於核心微影技術和先進檢測工具面臨巨大的世代斷層，若無法取得EUV技術，
中芯在先進節點的推進上仍將面臨長期的硬體瓶頸

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Posted - 10/11/2026 : 22:01:27

https://www.reuters.com/world/china/china-starts-production-home-grown-immersion-duv-chipmaking-tools-source-2026-07-28/
https://www.scmp.com/tech/tech-war/article/3369557/china-stockpiles-asml-lithography-tools-spurring-us-calls-complete-export-ban
https://www.tomshardware.com/tech-industry/semiconductors/china-begins-mass-production-of-domestic-immersion-duv-lithography-machines
https://finance.biggo.com/news/2OVUOJsBU6SAbxhZLhjc
https://www.tomshardware.com/tech-industry/semiconductors/china-stockpiled-343-immersion-duv-tools-for-advanced-chipmaking-report-claims-270-asml-scanners-can-produce-7nm-processors-without-sanctioned-euv-tools

根據Tom's Hardware與BigGo Finance引述The Information的報導指出，大陸一家受到國家支持的上海公司已開始量產國產的浸潤式深紫外光微影設備(DUV)，
試圖在缺乏極紫外光(EUV)的情況下建立先進晶片製造能力，報導指出，這項研發計畫整合數家大陸公司的開發團隊，其中包括國家支持的初創企業上海宇量昇科技(Shanghai Yuliangsheng Technology)，
然而，這批新機台在初期產能規模上正面臨限制，2026年的產出目標預計僅有約5台，2027年則預計為20台左右，
且首批系統預計在2026年內交付給中芯國際(SMIC)、華虹半導體(Hua Hong Semiconductor)及記憶體廠商長鑫存儲(CXMT)

雖然陸方宣稱其系統內多數組件已實現本土化，但在硬體的供應鏈上依然面臨瓶頸與嚴厲的地緣政治制裁，報導指出，由於當地供應商的交期延誤，直接拖累2026年的整體產出進度，與此同時，
美國國會目前正在推進MATCH法案(美國眾議院第8170號決議案，H.R. 8170)，其限制條文不僅涵蓋全新設備的出口管制，
制裁範圍更擴大至禁止其他第三方對已安裝的工具提供售後技術支援與維修服務(Servicing and Technical Assistance)，這項法案迫使面臨法規斷供的大陸晶圓廠，必須積極透過次級管道升級現有機台，
並在缺乏原廠直接支援的情況下，轉向國際市場調度二手物資

為了解決出口管制的全面封鎖並確保先進晶片的生產能力，大陸晶圓廠採取大規模的實體囤貨與二手零件翻修策略，根據華盛頓科技與國家治理能力中心(CTS)發布的調查報告揭露，
自2012年至2026年初，大陸企業已向荷蘭艾司摩爾(ASML)累計進口343台的浸潤式DUV微影系統，其中有270台屬於可透過多重曝光(Multipatterning)生產7nm處理器的Twinscan NXT:1980i機型，
單是在2024年與2025年2年間，大陸就分別採購約90台與89台NXT:1980i設備，總計砸下超過130億美元，由於ASML受到法規限制而無法提供直接技術支援，大陸晶圓廠正透過第三方公司，
從國際二手市場採購使用過的零件，藉由調度工件台(Wafer Stages)、鏡頭(Lenses)與精密度量感測器(Sensors)等二手核心組件來升級與維護舊有系統，作為延續產線運作的權宜之計(Stopgap Measure)

儘管大陸極力透過上述手段突圍，但獨立智庫評估指出，大陸若要真正建立起達到商業規模(Commercial-Scale)的國產浸潤式DUV生產能力，預計必須一路等到2030年代中期，
根據獨立研究機構AI期貨計畫(AI Futures Project)於2026年6月發布的分析顯示，這類由大陸自行組裝的全新國產微影設備，在正式投入生產線前需要耗費長達數個月的時間進行驗證與資格合規測試(Qualifying)，
在底層的物理限制與工藝剛性落差下，這批國產機台無論是在實際的技術效能(Performance)還是整機的製造品質(Build Quality)上，皆明顯大幅落後於ASML的原廠工具，
而在當前的全球半導體版圖中，ASML依然以98.7%的絕對市佔率死死壟斷著全球浸潤式微影市場

WingStar
路人甲乙丙

Taiwan
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Posted - 10/11/2026 : 22:22:06

https://www.trendforce.com/news/2025/06/05/insights-chinas-eda-self-sufficiency-tops-10-in-2024-will-u-s-crackdown-boost-or-block-its-chip-push/
https://www.reuters.com/world/china/trump-tells-us-chip-designers-stop-selling-china-ft-reports-2025-05-28/
https://www.tomshardware.com/tech-industry/u-s-ban-on-eda-software-hits-chinese-tech-companies-hard-xiaomi-lenovo-among-affected
https://www.cnbc.com/2025/07/03/us-lifts-chip-software-curbs-on-china-amid-trade-truce-synopsys-says-.html

根據市調機構TrendForce、CNBC及Tom's Hardware的報導指出，大陸的晶片設計自動化軟體(EDA)市場正處於地緣政治演變的核心，其國產自給率在2024年底預估已突破10%，這波在地化推動，
主要受到美國科技限制的衝擊，進而刺激大陸政府與民間對本土替代方案的支持，例如華為(Huawei)的晶片設計團隊與當地EDA企業合作，建立14nm及以上成熟製程的EDA工具鏈，
並於2023年確認完成全面驗證，雖然美國政府曾於2025年5月底要求全球三大EDA廠商新思科技(Synopsys)、益華電腦(Cadence)與西門子EDA(Siemens EDA)在未經許可下暫停對中支援，但在同年7月初，
美方因與大陸達成涉及稀土(Rare Earths)與先進技術交換的貿易暫停(Trade Truce)條件協議，隨即取消這項軟體出口管制，使三家大廠得以恢復對中銷售、全權訪問與技術支援

這場管制措施的變動對半導體市場帶來關鍵影響，因為美國企業在EDA軟體領域擁有極高的主導權，根據2024年數據統計，
新思科技(Synopsys)、益華電腦(Cadence)與西門子EDA(Siemens EDA)分別在全球斬獲31%、30%與13%的市場份額(Market Share)，大陸市場更是這些廠商重要的營收來源，以新思科技為例，
大陸客戶的貢獻度就佔其單季16億美元總營收的10%左右，雖然管制的撤銷讓美商恢復對大陸銷售，但大陸官方也已同步推出政策，
積極扶植其國內的晶片設計軟體製造商(如華大九天Empyrean、概倫電子Primarius與廣立微Semitronix)，試圖降低對美國技術的長期依賴

從技術層面來看，先進製程節點(Advanced Nodes)的軟體開發依然是大陸本土科技業必須面對的重大技術限制，儘管市場傳出華為的麒麟X90(Kirin X90)已進入5nm量產(事後證實這是謠傳)，
小米也推出號稱由台積電(TSMC)3nm製程打造的XRing 01晶片，但包含聯想(Lenovo)以及加密貨幣挖礦硬體專家比特大陸(Bitmain)在內，這些科技廠商都因為使用美國EDA軟體而成為潛在受管制衝擊的對象，
分析指出，雖然大陸本土的EDA系統已足夠應對較舊的7奈米及以上節點，但在先進節點上仍缺乏可靠且具備擴充性的解決方案，一旦未來美方再度針對先進AI處理器重啟限制，雖然部分公司能勉強操作現有軟體，
但將面臨無法取得後續技術升級(Updates)與官方技術支援的困境，這將延緩大陸在先進系統單晶片(SoCs)、圖形處理器(GPUs)及特殊應用積體電路(ASICs)的長期設計進度

面對美國出口禁令的斷供威脅，大陸許多規模較小的晶片設計公司，目前正高度透過軟體盜版(Pirated Versions)與破解授權機制勉強在桌面端維持日常運作，外媒與產業分析師指出，
這些安裝在本地單機上的桌面端設計軟體(Desktop Applications)，由於授權安全機制可能遭到破解，導致部分大陸本土企業即使在沒有官方正式授權的狀況下，依然能操作使用並自行處理基礎支援，
雖然這種操作破解的渠道，是導致大陸市場對合法EDA軟體授權的實際商業需求與其整體半導體產業成長率相比顯得相對低迷的主因之一，但在地緣政治制裁的限制下，
這條灰色路線也成為大陸小型晶片商規避封鎖、在桌面端維持基本設計能力的現況

在此產業生態環境中，華為(Huawei)因為身為第一批遭遇美國全面性禁令(Blanket Ban)的大陸科技廠商，已經在內部被迫成為推動大陸本土EDA製造商深度整合的核心主導力量，
由於全面性封鎖切斷外部技術來源，華為在內部發展麒麟(Kirin)晶片時，必須完全依賴具備自主權的設計工具，在早期，諸如小米(Xiaomi)等大陸國內其他科技廠商由於彼此屬於市場競爭對手，
並未全面與華為的技術方案攜手合作，然而隨著美國制裁範圍擴大，大陸國內企業逐漸體認到遲早所有科技公司都會面臨相同禁令，這項共同的生存危機，
強烈推動華為晶片設計團隊與華大九天(Empyrean)、概倫電子(Primarius)等大陸本土EDA廠展開極其深度的跨業者協同合作，進而將各家原本割裂的技術進行串聯與整合

針對市場未來可能朝向雲端架構EDA(Cloud-Based EDA)發展的趨勢，產業討論指出，這種模式在面對制裁時同樣存在著灰色管道，若未來的EDA軟體全面轉型為雲端化運作，
大陸的小型晶片廠依然有可能採取非正規的途徑來繞過法規斷供，具體的操作方式包括在購買雲端授權合約時，直接將帳單地址或註冊主體登記為非大陸的其他國家(例如填寫別國或境外主體)，
並且在實際連線存取雲端軟體時，透過虛擬私人網路(Virtual Private Network，VPN)或網路IP檢查規避機制來隱藏真實來源，這種透過境外虛擬主體與虛擬網路連線的規避手段，
直接對雲端平台現行的用戶身份審查與合規管控構成挑戰

WingStar
路人甲乙丙

Taiwan
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Posted - 10/11/2026 : 22:41:50

https://www.tomshardware.com/tech-industry/semiconductors/huawei-claims-sanctions-busting-breakthrough-with-1-4nm-class-chips-by-2031-claims-55-percent-higher-transistor-density-firm-claims-new-logicfolding-chip-architecture-can-bypass-euv-restrictions-introduces-tau-scaling-law-to-replace-moores-law
https://www.techtimes.com/articles/328587/20261005/qualcomm-pays-huawei-patent-portfolio-3d-chip-architecture-deal.htm
https://www.htx.com/pt-pt/news/Technology-hdZnjyN9/
https://www.techinsights.com/zh-tw/node/61918
https://www.bloomberg.com/news/articles/2026-10-05/qualcomm-licenses-patents-on-huawei-s-logicfolding-chip-tech
https://www.binance.com/en/square/post/334317340177009
https://www.techinsights.com/fabs-unpacked

根據Tom's Hardware、Tech Times以及SemiAnalysis的逆向工程拆解報告指出，大陸華為(Huawei)發表名為邏輯摺疊(LogicFolding)的全新晶片設計架構，宣稱能在缺乏極紫外光(EUV)微影機台的限制下，
於2031年前設計出電晶體密度等同於1.4nm的晶片，這項技術核心在於導入全新的韜(τ)定律(Tau Scaling Law)，將優化目標從傳統平面上的幾何微縮，
轉向以減少訊號移動延遲為主的時間微縮(Temporal Scaling)，透過半導體逆向工程與物理切片拆解證實，該架構採用面對面的垂直3D堆疊(Face-to-Face 3D Stacking)，
將邏輯電路分佈在2層活性矽裸片(Active Silicon Dies)上並結合為單一計算平面

這項3D堆疊設計在實體晶片的構造與效能表現上展現出獨特的代差，
根據SemiAnalysis旗下STEEL實驗室(Teardown Engineering & Evaluation Lab)利用透射電子顯微鏡(TEM)切片對中芯國際(SMIC)生產的麒麟9030(Kirin 9030)晶片進行量測，
證實底層採用中芯的N+3製程(晶圓密度為113.4MTr/mm²，略高於台積電N6的107.7MTr/mm²)，
並依靠自主研發的1.5微米混合鍵合間距(Hybrid-bonding Pitch)及約8萬個穿矽孔(Through-Silicon Vias，TSVs)進行垂直串聯，透過將密集運算的邏輯電路置於上層，
並將比較不發熱的快取記憶體(Cache)、鎖相環(PLLs)與輸入/輸出(I/O)介面置於下層，使整體晶片的電晶體密度達到238MTr/mm²，然而，在實測效能上，
該晶片雖然能將神經網路處理器(NPU)功耗下降66%、圖形處理器(GPU)功耗下降58%，但其實際處理器指令集執行效能(IPC)仍落後目前的西方旗艦級處理器(如Snapdragon 8 Elite)將近2.4到2.6倍，
本質上仍屬於受到外部製程限制下的補償性技術路徑

儘管在性能上存在代差，這項3D邏輯摺疊架構仍在智財權市場上獲得商業驗證，並揭露出本土電子設計自動化軟體(EDA)的現況，
美商高通(Qualcomm)已與華為簽署多年度交叉專利授權協議(涵蓋5G、AI、計算與網路技術)，並首度付費引進華為的邏輯摺疊架構專利，然而，
這項技術目前面臨最致命的瓶頸在於領先的EDA軟體工具鏈完全付諸闕如，
因為全球主流的三大EDA廠商(Cadence、Synopsys、Siemens EDA)並未針對華為這種跨越三維空間配置閘電路的真3D架構進行商業軟體演算法的適應與技術支援，
目前華為的晶片設計團隊只能完全依賴北京大學的原型(Prototype)EDA工具以及華大九天(Empyrean Technology)的國產驗證平台來進行自動化模擬與製程驗證，此工具鏈的開發時程與限制，
將是該架構未來能否順利擴展至大規模商業量產的最大工程瓶頸

針對華為大動作宣傳此技術的舉動，權威研調機構TechInsights在專題評論中提出審慎的質疑，並針對其重新包裝產業舊方法的本質展開學術與行銷爭議分析，TechInsights首席分析師Ian Cutress指出，
華為所號稱的韜定律，本質上只是重拾1960與1970年代Dennard縮放定律中關於時間與功耗縮放(Temporal and Power Scaling)的觀念，就核心理論而言幾乎沒有新意，
此外，將速度關鍵的電晶體模組透過異質整合(HI)垂直疊加，雖然有別於西方業界目前將設計限制在二維(2D)平面管理關鍵時序的做法，但其本質與1990年代的多層金屬革命，
以及近年產業界發展的背面供電網絡(BSP)等技術理念高度相似，因此，TechInsights傾向將華為此舉評估為某種社群媒體行銷(Social Media Marketing，SMM)與品牌包裝手段，
認為其在晶片技術層面固然是一次對西方業界的警鐘，但本質上依然是產業界早已行之有年的設計概念延伸，並非完全顛覆物理限制的全新科學突破

cph0516
我是老鳥

8364 Posts

Posted - 10/12/2026 : 07:36:35

堆疊晶片最大的問題
在良率.跟成本.還有散熱

人家用一層晶片就可達到目標
要堆多少層.消耗多少失敗晶片
才能勉強跟上

所以華萎這就是騙錢的玩意
在小型晶片上搞這個
跟大晶片高功率晶片搞這個.各種成本累加後.單價可是天差地遠

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