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半導體產業/電子科技(3)

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WingStar
路人甲乙丙

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Posted - 07/10/2026 : 15:54:15

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http://www.acewings.com/cobrachen/forum/topic.asp?TOPIC_ID=11888

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WingStar
路人甲乙丙

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Posted - 07/10/2026 : 15:56:35

https://www.eetimes.com/deep-uv-lithography-processing-the-best-kept-secret-of-euv-lithography/

在半導體製造領域，DUV曝光技術常被視為落後於EUV的舊世代製程，然而高階晶片量產在物理特性上高度依賴這兩種技術的混合重組(Hybrid Lithography)，
在現今3nm與2nm等先進製程節點中，單顆晶片需要經過數十道光罩堆疊層的處理，其中僅有少數關鍵臨界層(Critical Layers)使用高階EUV進行曝光，
其餘70%至80%的非臨界層(Non-critical Layers)則全數交由DUV浸潤式(Immersion DUV)系統完成處理，這項混合分工是維繫晶圓廠總體吞吐量(Throughput)與控制單片生產成本的底層工業邏輯

DUV在先進製程中的核心角色不僅限於降低非臨界層的成本，更關鍵在於作為修補EUV曝光隨機缺陷(Stochastic Defects)的技術底座，
EUV曝光因波長極短(13.5nm)，在高功率照射下易產生光子隨機散落現象(Photon Shot Noise)，導致微縮線路邊緣出現微觀下的嚴重凹凸不平，即線邊緣粗糙度(Line Edge Roughness，LER)，
為解決此問題，利用DUV(193nm波長)進行特定深度的二次精準熱重組照射(Thermal Re-flow Exposure)，
其運作原理是透過化學放大感光巨分子(Chemically Amplified Resists)內部的酸催化連鎖反應(Acid-catalyzed Reaction)，
在特定的曝光後烘烤(Post-exposure Bake，PEB)溫度下，讓感光材料發生微幅的橫向物理熱流動，從而抹平EUV留下的LER缺陷，確保晶片在導電時不會發生局部漏電或短路，
透過DUV後端高溫烘烤製程與特殊溶劑顯影(Developer)的跨階段優化，晶圓廠能精確控制晶片全域的關鍵尺寸均勻性(Critical Dimension Uniformity，CDU)，
將製程變異控制在亞奈米(Sub-nanometer)級別，這是純靠EUV單獨曝光無法達到的物理良率指標

ASML於近期推動第一代高孔徑(High-NA)EUV曝光機投產時，多國研發中心發現其超高焦深(Depth of Focus)限制會顯著放大光子的隨機缺陷與盲孔(Missing Vias)比率，
這迫使英特爾(Intel)與三星(Samsung)等大廠於2026年重新修訂工藝路線圖，在High-NA中額外塞入多道基於DUV的高階化學處理(Track)步驟，以強行補救前段曝光缺陷，
隨著全球晶圓代工廠朝向2nm以下(如A16製程)挺進，純EUV/High-NA曝光的光罩成本正呈現指數型失控，半導體產業協會預估，透過極致開發DUV多重曝光(Multi-patterning)的修補極限，
將可在2030年代中期前，將昂貴的EUV光罩使用總量限制在每片晶圓20道以下，從而為下一代AI算力晶片的商業化量產提供穩固的財務護城河

WingStar
路人甲乙丙

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Posted - 07/12/2026 : 09:54:08

https://www.eetimes.com/ai-energy-barrier-forces-system-technology-co-optimization/

隨著AI算力狂潮遭遇嚴重的電力與能源瓶頸，半導體發展藍圖正從單純追求更快的處理器晶片，全面轉向系統與技術協同優化(STCO)的顛覆性架構變革，
2026年的Leti創新日(Leti Innovation Days 2026)上業界一致共識，能源效率已成為重塑下世代AI硬體設計的最核心限制

傳統的半導體研發習慣將元件劃分為不同領域獨立進行優化(如單獨提升處理器時脈、擴大記憶體容量或改進冷卻散熱)，
然而，系統與技術協同優化(System-Technology Co-Optimization，STCO)架構的核心在於全局同步設計，
要求工程師在研發初期就必須將處理器、記憶體、互連架構、晶片封裝、供電網路(Power Delivery)以及熱力學散熱視為一個不可分割的整體系統進行協同設計，
在AI時代，單一領域的盲目提升往往只是將效能瓶頸轉移到另一個環節，無法實質降低總體能耗

隨著AI晶片內部的連接點從數千萬個暴增至數十億個，傳統的2D晶片平面佈局遭遇由電力、記憶體、互連(銅線)與散熱組成的四大壁壘限制，
透過STCO架構，下世代晶片改採Fine-pitch的3D晶圓對晶圓混合鍵合技術，直接將記憶體層(如MRAM或HBM)堆疊在邏輯核心(Logic Core)上方，
這種物理距離的極致縮短，大幅壓縮數據傳輸所需的每位元能耗(picojoules per bit)，能有效實現高頻寬、低延遲且極致省電的運算環境

隨著摩爾定律實體放緩，半導體產業的競爭指標已出現結構性移轉，過往衡量晶片輸出的常規指標(如單純的電晶體密度或運算浮點數)已減少使用，
取而代之的是每瓦、每秒、每代幣輸出的綜合能效比，未來的硬體差異化不再取決於單一裸晶(Die)的製程有多先進，
而是取決於處理器與共同封裝光學元件(CPO)、晶片組(Chiplets)以及低損耗軟體如何高效整合

WingStar
路人甲乙丙

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Posted - 07/13/2026 : 21:35:04

https://www.eetimes.com/as-ai-moves-from-training-to-inference-optics-moves-closer-to-the-chip/

當人工智慧(AI)工作負載正從初期的模型訓練(Training)大規模轉向實際應用的推論(Inference)階段，晶片間與晶片內的資料傳輸連接性(Connectivity)已取代純粹的算力，
成為新一代AI系統設計的核心瓶頸，比利時微電子研究中心(Imec)的科研人員在2026年7月9日發表的技術專文指出，由於推論任務高度要求即時反應、支援更長上下文視窗、檢索增強生成(RAG)與多模態輸入，
傳統以銅線為介質的電學互連在資料傳輸速率與功耗限制上已達物理極限，促使半導體產業必須將光學技術推向更靠近運算晶片的核心層級

研究團隊分析指出，目前業界正逐步導入的第一步是共同封裝光學(Co-Packaged Optics，CPO)技術，CPO是指將原本放置在主機板或機架遠端的光學收發模組，
直接移入處理器(如GPU、ASIC)或交換器晶片的同一個封裝基板內，藉此縮短電訊號的傳輸路徑、擴大頻寬並提升能源效率，然而，Imec光學互連專案經理Imene Jadli提出警告，
面對未來高性能AI處理器單顆晶片動輒高達250Tb/s的龐大進出頻寬需求，若單純依賴現行的CPO方案，光是光學元件本身的功耗就會飆升至1.25kW，
這在功耗管理上完全無法與已消耗數千瓦的處理器晶片並存，因此，CPO僅能視為過渡技術，而無法作為技術藍圖的終點

為了徹底解決功耗與頻寬失衡的危機，Imec主張產業鏈必須加速朝向2.5D、並最終邁向3D光學輸入/輸出(Optical Input/Output，Optical I/O)的異質整合架構轉型，
3D Optical I/O是一種將光學元件(如微型雷射器、調變器及光電探測器)與傳統的互補式金屬氧化物半導體(CMOS)邏輯電路進行垂直堆疊封裝的技術，
它能讓光訊號直接在晶片表面進行發射與接收，這種光學電路重組的升級，不僅能在高密度推論環境中將傳輸延遲與能耗降至極低，更能跨越晶片尺寸的物理邊界，
為未來的百億億級(Exascale)資料中心建立兼具可擴展性與超高頻寬的開放式硬體

WingStar
路人甲乙丙

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Posted - 07/19/2026 : 21:01:51

https://www.eetimes.com/ai-data-centers-push-silicon-photonics-toward-300-mm-scale/

人工智慧(AI)資料中心的爆發性需求，將傳統銅線傳輸推向物理極限，為了解決晶片與機櫃之間的頻寬不足與高能耗瓶頸，
意法半導體(STMicroelectronics)等主要晶片製造商正加速擴產300mm的矽光子(Silicon Photonics，SiPh)晶圓，以實現高容量光學互連技術的大規模量產

隨着AI運算架構中的大型語言模型不斷擴大，巨量資料在處理器之間的流動速度成為整體算力的核心限制，傳統銅線的訊號衰減與發熱問題已難以應付，
ST主要透過擴展其PIC100矽光子技術平台，將光學元件與互補式金屬氧化物半導體(Bi-polar Complementary Metal-Oxide-Semiconductor，BiCMOS)整合在12吋晶圓上，
這種300mm製程能利用更現代化的微影與製程控制技術，在顯著降低晶片單位成本的同時，大幅提升光學互連組件的量產均勻度與良率

在整體產業生態鏈上，移動光訊號的矽光子技術與先進封裝(Advanced Packaging)已成為次世代AI資料中心不可或缺的技術與設備，除了ST積極布署，
包括格羅方德(GlobalFoundries)與台積電(TSMC)等晶圓代工廠也各自推出OCI(Optical Co-packaged Interconnect，光學共封裝互連)
與COUPE(Compact Universal Photonic Engine，緊湊型通用光電引擎)等開放標準或自有光電整合平台，
整個市場的技術重心已全面由過去的200mm晶圓移轉至300mm晶圓，以因應數百萬計的光電收發器市場需求

WingStar
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Posted - 07/24/2026 : 21:29:12

https://www.eetimes.com/u-s-starts-genesis-mission-with-5b-for-first-projects/

白宮與美國能源部於2026年7月22日宣布為跨聯邦機構的創世紀計畫(Genesis Mission)撥付首批50億美元(約新台幣1,640億元)的國家級AI研發基金，
這項最初由川普總統於2025年底簽署行政命令發起的科技戰略，如今已擴大為集結美國航空暨太空總署(NASA)、國防部等15個聯邦機構的全政府行動，
第一階段已審查並選出278項指標型研究專案，召集全美頂尖國家實驗室與大學的4萬名科學家，全力將前沿人工智慧與超級電腦算力融合，以追求美國的科技主導權

這批計畫的核心戰術任務，在於利用生成式AI與數據建模，全面加速核能基礎設施、先進半導體設計、次世代量子運算以及國家生物安全防禦等關鍵領域的突破速度，
其中最大的一筆單一投資將灌注於核能領域，目標是利用AI演算法在確保絕對防護安全的前提下，大幅縮短新型核子反應爐的建造工期與降低供應鏈組裝殘次率，
此外計畫也迎來日本作為首個國際戰略夥伴，雙方將在5年內各自提撥5億美元，聯手在量子、生物技術與核融合材料等前沿科技上推動去大陸化

然而美國這筆高達50億美元的雄厚開局賭注，在大陸恐怖的國家財政海面前依然顯得緩不濟急，面對大陸政府已經排定、高達2,950億美元(近新台幣10兆元)的龐大AI科技投資預算，
美方的資金規模在長期代差競爭中恐面臨未打先輸的致命短絀，雖然美國國防與能源官員強調美軍擁有頂尖的原創軟體算法與晶片製程工藝，但西方智庫也焦慮指出，
若不持續擴大預算與量產支援，美國在未來的全向軍民通用AI爭霸戰中，其領先優勢將被對方的產能規模強行淹沒

WingStar
路人甲乙丙

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Posted - 07/25/2026 : 20:17:37

https://www.eetimes.com/uma-the-architecture-edge-ai-needs-to-scale/

隨著邊緣AI裝置的需求暴增，傳統將CPU、GPU和NPU記憶體分開的非統一記憶體架構(NUMA)，已經讓裝置面臨嚴重的技術瓶頸，
因為各晶片之間需要不斷複製和傳輸資料，這不僅造成嚴重的傳輸延遲，更導致裝置大幅耗電和嚴重發熱，卡住邊緣AI的規模化發展

為了解決這個痛點，統一記憶體架構(UMA)成了目前最關鍵的技術解方，UMA透過讓晶片們直接共享同一個記憶體空間，省去資料搬移的繁瑣過程，
這樣一來，NPU就能以極高的頻寬和極低的延遲直接讀取數據，同時大幅降低功耗，滿足邊緣AI所需的即時運算能力

目前晶片業界的主流(像是高通的Snapdragon平台或蘋果的M系列晶片)都已經大力採用這項技術，未來邊緣AI要全面普及到日常裝置(例如手機、筆電和物聯網設備)，
UMA架構的優化程度和軟硬體生態系的整合速度，將會是決定勝負的核心關鍵

WingStar
路人甲乙丙

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Posted - 07/25/2026 : 20:21:50

https://www.eetimes.com/how-quantum-computing-earns-its-place-in-the-data-center/

隨著傳統算力遇到瓶頸，量子計算正加速從實驗室走進商業資料中心，目前企業主要透過2種方式導入，第一種是在自家資料中心直接建造低溫量子基礎設施，
第二種則是透過進駐專業的第三方託管機房，不論哪種模式，核心目的都是為了把量子算力搬到離傳統數據最近的地方，以大幅提升資料處理的效率

為了讓資料中心能夠大規模部署，量子晶片必須適應現有的IT環境，目前業界正在努力推動硬體標準化，目標是讓複雜的量子冷卻系統和控制元件，
能夠直接塞進傳統資料中心的標準機架(Standard Rack)裡，這種硬體外觀與規格的瘦身，是量子計算能不能在商業市場順利規模化的關鍵

未來的商業主流絕對不是純量子運算，而是經典與量子的混合式異構運算(Hybrid Computing)，資料中心必須透過軟體，將傳統的CPU、GPU與新加入的量子處理器(QPU)完美融合，
讓它們各司其職，誰能率先建立起這種混合運算的軟體生態系，誰就能在未來的超級算力市場中贏得勝利

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